静电不能被消除，只能被控制。

控制ESD的基本方法：

堵

从机构上做好静电的防护，用绝缘的材料把PCB板密封在外壳内，不论有多少静电都不能到释放到PCB上。

导

有了ESD，迅速让静电导到PCB板的主GND上，可以消除一定能力的静电。

对于金属外壳接地的产品我来分析一下ESD问题。

我总结一下金属外壳的内部电路及PCB的ESD的设计技巧。

为后面的非金属外壳的电子产品的ESD分析做个铺垫。

参考如下结构：

针对这些穿过电路板PCB的干扰：

一方面我们要规划干扰在PCB上的路径（注意这是在电路板－PCB布局布线是需要提前规划的）；另一方面要尽量控制干扰的幅度。

干扰电流为何会穿越PCB？

一定是PCB电路板一边的接口及连接线，输入I／O接口及连接线引入了干扰，干扰从另一边的内部电路，功能单元，系统走线导向大地。（系统参考接地板）

如果接口＆连接线都在PCB电路板的一边呢？呵呵！那就应该可以大大提高抗扰能力。

绝大多数情况下，PCB电路板多边有接口及连接线是常见情况，过多的接口和连接线对测试整改的难度就会提高；无论系统有多复杂我们还是有相应的对策。

首先逐一插拔接口及连接线，看看拔掉哪个接口或连接线可以提高抗扰度。如果可以找得到影响抗扰度的连接线或接口，我们可以直接跨接电容，旁路干扰，这也一种处理措施，我在设计时推荐使用。

当然；在对应导线上套磁环可以减小干扰电流，也是措施之一。（我常用这种方法来指导客户进行问题的判断和分析；听我讲课的都很了解）

如果插拔接口或连接线没有明确的发现，就要规划干扰路径也就避免或者减少流经敏感电路的干扰电流，例如避免干扰电流流经CPU／MCU＆控制电路及晶振（振荡器布局布线）电路等；如上图所示。

对于CPU／MCU，尽量使引脚处于高阻状态，阻止干扰电流流入。

CPU／MCU的输出引脚，要串电阻并旁路电容，切不可引脚直通外部电路。

即便没有干扰信号，引脚直通也是不合理的，易引起CPU／MCU的故障损坏。

电路板PCB干扰机理分析

1．金属构件是否会产生交大dv／dt，并耦合到临近的敏感电路；

2．检验放电通路是否由于寄生电感因di／dt产生感性耦合到敏感电路；

3．ESD通常是同时存在dv／dt及di／dt，一般dv／dt更容易产生耦合；

4．共模电流预规划措施不佳，让较多共模干扰电流流经敏感电路；

5．敏感电路对地有较低共模阻抗，使较大共模干扰电流经由敏感电路流向地。

流经敏感电路的共模干扰电流不会消失，它同样还要流回地，任何从敏感电路引出的导线都有可能是流经敏感电路的干扰电流流回地的途径；

6．共模干扰电流在敏感电路产生差模才会引起干扰，敏感电路有较大的阻抗不平衡，使流经的共模干扰电流产生了差模电压；

7．受干扰器件引脚阻抗过高；

8．器件受扰动作阈值过低；

9．振荡器（OSC晶振电路）电路工作异常；软件没有能够分离处理好瞬态干扰信号（或者是软件算法有问题）；

电路板PCB干扰对策措施

A．考虑到dv／dt是源头，可以优化金属构件接地性能降低dv／dt，增加金属结构件连接处紧固件数量、增加导线数量直径缩短长度、贴膜等有一些作用。

以500V为单位进行测试，看看敏感放电电压有没有变化，并进行测试分析；

有较大改善则进一步增加措施，直到模拟出实验结果。

B．增加耦合距离减少耦合电容增加耦合阻抗，主要是比较贴近金属结构件的连接线、过于靠近金属结构件的PCB走线。约束导线及连接线使之远离金属结构件、插入聚四氟乙烯片、插入独立屏蔽保护等可以达到一些效果。

C．分析共模干扰电流的路径，增加敏感线路对共模干扰电流的阻抗，疏导共模干扰电流绕过敏感电路。实际措施一般就是串电阻并电容，电容一端一般连接到最近的地（也有连接到其他地方更好的情况）。

D．增加敏感电路对地共模阻抗降低敏感电路分流的共模干扰电流。

整理一下接口连接线，初步判断哪些对地阻抗比较低。一般来说，电源线对地阻抗比较低，套磁环是一个增加阻抗的方法。有比较多引出线的情况下，增加电源线阻抗并不一定有效，甚至起反作用。

在其它控制／检测连接出线上重复套磁环（小电流线可以考虑用电阻），测试改善效果。（推荐使用这种方法来进行测试和改善）

重点IC的干扰分析受干扰的部位已明确到具体的芯片引脚

例如：已知芯片的某个引脚上有信号变化，引起设备误动作。

对策措施

A．加强该引脚抗干扰措施，靠近引脚加对地旁路电容，干扰源阻抗较低的情况下需要串电阻；

B．对瞬态突变的检测信号进行软件滤波。

C．疏通敏感芯片各引脚（或者电路区域的进出线）的对地连接，让干扰电流绕过芯片（敏感电路），主要措施是旁路电容这同时有利于降低引脚的对地阻抗。

在干扰源阻抗比较低的情况下，单独加旁路电容效果不佳，串电阻配合效果好。这是很好而且低成本的措施；注意在设计时就需要考虑到。

D．选用抗干扰性能比较好芯片，是比较有效的措施。

E．对于比较有特征的干扰信号，特别是窄脉冲干扰信号，软件可以比较有效排除，且成本低。

上述措施互不排斥且互补，选择有效且低成本的措施方案改善。

我在进行电子产品实际电路设计中的ESD的设计措施：

1、雪崩二极管来进行ESD保护。

这也是设计中经常用到的一种方法，典型做法就是在关键信号线并联一雪崩二极管到地。该法是利用雪崩二极管快速响应并且具有稳定钳位的能力，可以在较短的时间内消耗聚集的高电压进而保护电路板。

2、使用高耐压电容进行电路保护。

该做法通常将高耐压的陶瓷电容或Y电容放置在I／O连接器或者关键信号的位置，同时连接线尽可能的短，以便减小连接线的感抗。若采用了耐压低的电容，会引起电容的损坏而失去保护的作用。

3、采用铁氧磁珠进行电路保护。

铁氧磁珠可以很好的衰减ESD电流，并且还能抑制辐射。当面临着两方面问题时，一个铁氧磁珠会时一个很不错的选择。

4、火花间隙法。

这种方法是在一份材料中看到的，具体做法是在铜皮构成的微带线层使用尖端相互对准的三角铜皮构成，三角铜皮一端连接在信号线，另一个三角铜皮连接地。当有静电时会产生尖端放电进而消耗电能。

5、采用LC滤波器的方法进行保护电路。

LC组成的滤波器可以有效的减小高频静电进入电路。

电感的感抗特性能很好的抑制高频ESD进入电路，而电容有分流了ESD的高频能量到地。同时，该类型的滤波器还可以圆滑信号边缘而较小RF效应，性能方面在信号完整性方面又有了进一步的提高。

6、多层板进行ESD防护。

当成本允许的情况下，选择多层板也是一种有效防止ESD的一种手段。在多层板中，由于有了一个完整的地平面靠近走线，这样可以使ESD更加快捷的耦合到低阻抗平面上，进而保护关键信号的作用。

7、电路板外围留保护带的方法保护法。

这种方法通常是在电路板周围画出不加组焊层的走线。在条件允许的情况下将该走线连接至外壳，同时要注意该走线不能构成一个封闭的环，以免形成环形天线而引入更大的麻烦。

8、采用有钳位二极管的CMOS器件或者TTL器件进行电路的保护。

这种方法是利用了隔离的原理进行电路板的保护，由于这些器件有了钳位二极管的保护，在实际电路设计中减小了设计的复杂度。

9、多采用去耦电容设计。

这些去耦电容要有低的ESL和ESR数值，对于低频的ESD来说，去耦电容减小了环路的面积，由于其ESL的作用使电解质作用减弱，可以更好的滤除高频能量。

我再总结一下；对于电子产品／设备－电路板级的堵和导。

电路板级的堵和导

1、增大PCB板材面积，以增加GND面积，增强其中和静电的能力；成本或者差异化的堆叠让我们做小。

2、实在很小的板子，则必须要有至少一层完整的GND层；并且要能够跟电池地脚保持良好的连接；我们常常因为成本无法做到留出完整的地层。

3、很小的电路板，因为电路板的中和电荷能力有限，则要多考虑从整机上堵，少考虑导。

4、器件选择上，要选用高耐压ESD的器件；静电保护器件在选择时需要考虑其容性，避免不合适的容性导致其所保护信号线的信号本身的失效。

5、器件摆放时，容易被ESD影响的器件，尽量罩在屏蔽罩中。

6、屏蔽罩必须保证有效而分布均匀的接地！要较为直接的接到主地上，盲孔直接结合埋孔；要四周分布均匀地接地。

7、对IO口和键盘等容易暴露的部分电路，必须增加静电保护器件。

8、器件摆放上，必须遵守就近释放的原则，ESD保护器件应靠近IO和侧键等摆放；其次是跨在中间路上；避免靠近芯片摆放；这样能够减少ESD脉冲信号进入附近线路的瞬态耦合；虽然没有直接的连接，但是这种二次辐射效应也会让其他部分工作紊乱。

9、Layout走线必须遵守有效保护的原则；走线应该从接口处先走到TVS处，然后才能走到CPU等芯片处；远远地“挂”在信号线上的静电保护器件，会因为引线寄生电感过大而导致保护失效，让保护形同虚设。

10、TVS管的接地脚与主地之间的连接必须尽可能的短，减小接地平面的寄生电感。

11、TVS器件应该尽可能靠近连接器以减少进入附近线路的瞬态耦合。虽然没有到达连接器的直接通路，但这种二次辐射效应也会导致电路板其它部分的工作紊乱。

12、避免在板边走重要的信号线；例如时钟、复位信号。

13、主板上未使用的地方尽可能的铺成地；并且连接到主地上；多铺地减小了信号与地之间的间距，相当于减小信号的回路面积。（该面积越大，所包含的场流量越大，其感应电流也越大）

14、需要注意ESD对地层的直接放电有可能损坏敏感电路。在使用TVS二极管的同时还要使用一个或多个高频旁路电容器，这些电容器放置在易损元件的电源和地之间。旁路电容减少了电荷注入，保持了电源与接地端口的电压差。

15、电源走在主板中间比在板边好；地布局在板中间比板边好。