末端并联端接会增加电路的功耗吗?

2021-02-06 21:32

文 | 袁波

上篇文章讲到了源端串联端接,其主要原理就是提高源端阻抗,使源端阻抗和传输线阻抗相匹配,从而阻止信号在源端与末端的来回反射。还有一种方法就是末端阻抗匹配,通过末端阻抗匹配来阻止信号来回的反弹。在群殴阻抗与反射系列文章中,我们形象的把端接称之为“疏通管道”,源端串联端接就是“堵”住源头的“水流”,末端并联端接就是引导末端的“水流”。这篇文章我们就来探索一下末端端接。

图1

如图1所示,末端端接电阻和接收端负载是并联关系,最终稳定电压就是端接电阻上分得的电压。计算公式如下:

还是通过仿真软件来验证一下,我们分别令末端并联端接电阻为70ohm,50ohm,30ohm,源端为阶跃响应,幅值为1V。仿真波形如下,网友们可以自己验证一下,仿真结果和计算是吻合的。

图2

由图2可知,当端接电阻阻值等于传输线阻抗的时候,电压等于最初加载到传输线上的电压,信号不会发生反射。端接电阻阻值和传输线阻抗不匹配的时候信号就会发生反射,端接电阻大于传输线阻抗会发生正反射,产生过冲,反之则会发生负反射。反射信号在源端和末端来回叠加,最后稳定。大家应该都可以看得出来,末端下拉端接最终的稳定电压和源端的输出电压是不一致的。终端信号稳定后,源端电压被加载在驱动内阻和终端匹配电阻上,端接电阻阻值和驱动内阻决定了最终稳态电压。

为了减少反射,端接电阻肯定是要和传输线阻抗相匹配了,这时候稳态电压就主要取决于驱动内阻了,驱动内阻越高,接收端的稳定电压就越低,所以驱动内阻的大小影响芯片的驱动能力。末端下拉并联端接会降低芯片最终输出电压,也就是会减弱芯片的驱动能力。为了解决这一问题,还可以采用末端上拉端接,如下图3所示。

图3

图3拓扑结构,末端通过上拉电阻连接到电源。最终的稳定电压和上拉电源的幅值相关。最终稳定电压计算公式为:

由上面的公式可见,接收端最终接收到的电压不仅取决于端接电阻,还取决于末端上拉电压。下图4是Vtt等于1V,端接电阻取不同阻值时的仿真波形。图5是上拉电阻取50ohm,上拉电压Vtt取不同值时候的仿真波形。

图4

图5

对于末端下拉并联端接,它的最大缺点就是会拉低信号高电平,这样会降低芯片的驱动能力。而对于末端上拉并联端接,由于驱动器内阻的存在,在一开始就会抬高信号低电平。

综上所述,如果直流输出阻抗较高,这两种末端端接方式可能会导致信号无法满足门限电平的要求。特别是上拉端接,它会导致信号低电平永远到不了0V,所以并不是所有的芯片间的互联都能使用末端并联端接,在使用并联端接的时候一定要注意驱动器的直流输出阻抗的大小。最好的方法就是通过仿真看一下,看看端接后的电平能不能满足系统的需求。

问题来了～

末端并联端接会增加电路的功耗吗,为什么?